在關(guān)于5nm嵌入式MRAM的論文中，該模型與5nm節(jié)點相互兼容。對于讀寫操作方面，pMTJ稱訪問延遲分別小于2.5ns和7.1ns。分析表明ST-MRAM滿足了高性能計算中一級到三級緩存的眾多要求，并且讀寫性能顯著高于SRAM。它滿足了超過100MHz的時鐘頻率的要求，同時占用面積為SRAM的43.3％。
 
通過進行設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO），以確定5nm節(jié)點上STT-MRAM單元的要求和規(guī)格，并得出了一個結(jié)論，高性能STT-MRAM位單元的MRAM間距是45nm接觸柵極間距的兩倍，是5nm最后一級高速緩存的首選解決方案。在第二步中，在300mm 硅晶片上制造高性能STT-MRAM單元，并通過實驗測量磁隧道結(jié)的特性。
   
通過改變高速緩存大小，對SRAM和ST-MRAM進行能耗比較。在0.4MB時的讀操作和5MB時的寫操作的情況下，與SRAM相比來說，STT-MRAM的能耗更低。
 
通過對SRAM和STT-MRAM的能耗曲線的觀察所顯示，研究人員認為有兩個交叉點會影響系統(tǒng)能耗：STT-MRAM的讀和寫能耗分別在在0.4MB和5MB時低于SRAM。這是由于隨著SRAM容量的增加，sram待機功率呈指數(shù)增長。
 
即使SST-MRAM存在讀寫不對稱，但在5nm節(jié)點和高速緩存容量低于12MB時，無論在何種應(yīng)用場景下，STT-MRAM都是有好處的。
 
DTCO和硅驗證模型首次得出了這樣的結(jié)論，在容量分別大于0.4MB和5MB時，STT-MRAM的讀寫能耗均要比SRAM??；STT-MRAM的延遲足以滿足高性能計算領(lǐng)域中最后一級緩存的要求，這些緩存的工作頻率約為100MHz。這些MRAM現(xiàn)在已經(jīng)從研究領(lǐng)域中出現(xiàn)并且顯示出優(yōu)越的特性。

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